반도체 면적 활용도 향상…인텔, 후면 전력 공급 기술 파워비아 구현 > IT/과학기사 | it/science

반도체 제조공정이 미세해질수록 물리적 측면에서는 다양한 한계 상황을 마주하게 된다. 인텔은 차세대 공정을 위한 후면 전력 공급 기술 ‘파워비아PowerVia’가 성공적으로 구현됐고, 성능 향상과 90% 이상의 표준 셀 활용도 등 뛰어난 성과를 확인했다고 발표했다.

인텔은 이 ‘파워비아’ 기술을 2024년부터 도입 예정인 ‘인텔 20A’ 공정부터 본격 적용할 예정이다.

벤 셀Ben Sell 인텔 기술 개발 부문 부사장은 "‘인텔 4’ 공정 기반에서 파워비아 기술을 구현했을 때, 코어 동작 속도 6% 향상, 패키지 단에서 IR 전력 드룹 30% 이상 절감, 90% 상당의 표준 셀 활용도 기록 등의 성과를 달성했다"고 밝혔다. 또한 "여전히 몇몇 해결 과제가 남아 있지만 빠르게 문제를 해결해 나갈 수 있을 것으로 본다"고 덧붙였다.

◇ 실리콘 레이어의 복잡성 줄이는 ‘실리콘 후면 전력 공급’ 기술

지금까지 수십 년 간 트랜지스터 아키텍처에서 전력과 신호 라인은 모두 전면 리소스를 동일하게 활용해 오고 있었다. 확장성과 성능 개선을 위해 트랜지스터를 확장할 때는, 그 위에 있는 모든 배선 레이어도 확장해야 했다. 이 때 직면하는 문제로는 복잡한 레이어 패턴에 따른 비용, 더 높은 범프에서 트랜지스터까지의 전압 드룹droop 현상, 높은 지연 시간 발생 문제가 꼽혔다.

후면 전력 공급 방식은 지금까지 같은 자원을 사용하던 신호와 전력 라인을 분리해, 신호 라인은 전면을 그대로 사용하고 전력 라인은 트랜지스터 후면을 사용하는 방식이다. 이를 통해 전력 라인에서의 피치를 완화할 수 있으며, 배선에 대한 비용도 절감할 수 있고, 트랜지스터의 밀도 효율과 성능도 개선할 수 있다. 하지만 새롭게 시도되는 기술인 만큼, 수율이나 안정성, 열 방출이나 디버그 등이 새로운 도전 과제로 꼽힌다.

인텔은 이 ‘파워비아’ 기술이 ‘매립형 전력 레일Buried Power Rail’ 기술과 비교해도 차별화된 경쟁력을 제공한다고 강조했다. 매립형 전력 레일 또한 웨이퍼 후면에 전력 라인을 배치하는 모습이지만, 전면 전력 공급 방식의 매립형 전력 레일의 경우 전면 전력 공급 방식으로 인한 병목 현상 등의 문제가 동일하게 나타난다.

그리고 후면 전력 공급 방식의 매립형 전력 레일에서도, 여전히 파워 레일로부터 메탈 0층으로 전력을 올린 뒤 트랜지스터로 내려야 하므로, 메탈 0층의 자원을 사용해야 한다는 한계가 있다. 하지만 ‘파워비아’는 메탈층을 사용할 필요 없이 나노 실리콘 관통전극TSV: Through Silicon Via을 통해 트랜지스터로 직접 연결이 가능하다는 점을 강조했다.

◇ 파워비아 적용 공정 ‘확장성 및 성능 개선, 비용 절감’ 기대

이번에 인텔이 발표한 ‘파워비아’ 기술은 올해 하반기 중 선보일 ‘메테오 레이크’ 등에 적용될 것으로 예정된 ‘인텔 4’ 공정을 기반으로 한 테스트 공정을 기반으로 구현됐다. 이 테스트 공정은 핀펫 기반의 인텔 4 공정에 파워비아를 적용한 것으로, 실제 제품에는 사용되지 않을 예정이다. 또한 테스트 칩 구현에는 ‘메테오 레이크’의 에피션트 코어를 활용한 것으로 소개됐다.

인텔은 테스트 칩에서 파워비아 후면 전력 공급 기술을 적용했을 때, 코어의 동작 속도는 6% 향상, 패키지 단에서 IR 전력 드룹 30% 이상 감소, 90% 상당의 표준 셀 활용도 기록 등의 성과를 달성했다고 밝혔다. 특히 높은 표준 셀 활용도 달성 측면은 전력과 관련된 안정성 문제를 유발하지 않고도, 배선 제약 없이 트랜지스터를 최대한 활용할 수 있도록 라이브러리 셀을 더 높은 밀도로 집적할 수 있게 한다고 강조했다.

또한 인텔은 ‘파워비아’를 적용한 공정이 기존 공정보다 라이브러리 셀 크기를 더 줄이고, 확장성 및 성능을 개선하면서도 비용을 줄일 수 있다고 소개했다. 기존의 인텔 4 라이브러리는 3x3 구성으로 상부와 하부에 각각 3개의 핀이 존재하고, 라이브러리 높이는 240나노미터nm다. 그리고 파워비아 적용 시 라이브러리는 2x2 구성으로 폴리 피치와 핀 피치 간격은 그대로지만, 전력 라인 피치 완화를 통해 M0 피치를 30nm에서 36nm로 확대할 수 있었고, 전체적인 라이브러리 높이는 210nm로 줄었다고 설명했다.

◇ 파워비아 기술 도입, 2024년 양산 예정 ‘인텔20A’

인텔은 이 ‘파워비아’ 기술을 차세대 공정 기술과 분리해 모듈 식으로 적용할 수 있게 구현함으로써 개발 리스크를 줄였다고 소개했다. 현재 발표된 파워비아 기술은 ‘인텔 4’ 기반에서 구현됐지만, 파워비아 기술이 본격적으로 도입되는 시점은 2024년 양산 예정인 ‘인텔 20A’ 공정으로 예정됐다.

그리고 인텔은 현재 ‘인텔 4’ 기반으로 구현된 파워비아 기술 공정의 결함 밀도 차이가 인텔 4 공정 대비 2분기 정도의 차이를 보이며, 수율 문제는 빠르게 해결할 수 있을 것으로 전망하며, 이미 대량 제조가 가능한 수준의 수율을 달성했다고 평가했다.

또한 ‘파워비아’의 도입에도 공정 개발을 위한 디버깅 측면의 문제를 해결할 수 있는 기술을 확보했으며, 열 에너지의 방출 측면에서도 최적화된 설계에 기반한 열 완화 전략을 개발, 검증했다고 강조했다.

권용만 기자 yongman.kwon@chosunbiz.com